判斷是否為質數(MATLAB)

第一階段實作

製造Hazardㄉ電路圖16ㄍ訊號ㄉ電路圖
製造Hazardㄉ波形圖
16ㄍ訊號ㄉ波形圖

Verilog tEst

module top;
wire a,b;
reg c;
system_clock #100 clock1(a);
system_clock #50 clock2(b);
always
#1 c=a&b;
endmodule


module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;
initial
clk=0;
always
begin#(PERIOD/2) clk=~clk;
#(PERIOD-PERIOD/2) clk=~clk;
end
always@(posedge clk)--->正緣觸發
if($time>1000)#(PERIOD-1)$stop;
endmodule

Glitches and Hazards

邏輯元件除ㄌ會延遲..還有Hazards(危障)ㄝ要考慮進去..紅色ㄉ邏輯閘是為ㄌ避免危障所設計ㄉ!!

MaXpLus II

以下介紹這次作業ㄉ使用步驟:
1.按左上角ㄉ MAX+plus II --> Graphic Editor(圖形編輯器) -->按 Symbol --> Enter Symbol -->在 Symbol Libraries 中找\prim路徑 按滑鼠左鍵2下--> 選擇需使用ㄉ邏輯閘-->按 File --> Save As -->存檔為 (N.gdf)
2.按左上角ㄉ MAX+plus II --> Waveform Editor(波形編輯器) -->按 File --> Save As -->存檔為 (N.scf) -->按 File --> Project --> Set Project to Current File --> Save & Check --> Save & Compile -->按 Node -->Enter Nodes from SNF -->按 List -->按中間ㄉ=> -->按 OK -->圈選輸入端-->按最左邊那一行ㄉXc圖形-->設定初始值為0或1(但此作業ㄆ需變更)-->按 File --> Project --> Save & Simulate(模擬)
<註>
a.改週期 : 按 Options --> Grid Size 即可改變週期大小
b.放大與縮小 : 按 View --> Zoom In 放大--> Zoom Out 縮小

2to1 AND gate

今天開始操作MAXplus II , 一開始還ㄆ太適應 , 畢竟是新ㄉ程式語言 , 希望能盡快上手 . 上課老師一一講解使用ㄉ步驟 , 偶到宿舍花ㄖㄧ點時間成功做出結果 , 但發現偶電腦ㄉ擷取畫面熱鍵(PrtSc)怎ㄇ按 , 到ㄖ小畫家都複製ㄆ出來 , ㄆ知道是熱鍵壞ㄖ沒反應 , 還是小畫家版本ㄆ同= = 害偶花更多ㄉ時間ㄑ找擷取畫面ㄉ程式來下載-.-終於讓偶找到ㄖ , 還好有附使用說明 , 最後終於完成第一項作業..二對一AND邏輯閘ㄉ實作~完成之後有種小成就感........這難道是傳說中ㄉ"苦盡甘來"ㄇ!! 囧rz
但是後來發現點進去ㄉ圖比人家小很多= =花ㄖ好久都變ㄆ大..XD

Verilog

新學期新希望~

這堂課學ㄉ是Verilog語言

希望能學些新ㄉ東西..

將來就能多一點能力與其他人競爭^^